Рис. 3. (a) Основные блоки и (b) схема конвейера процессорного элемента SPE. Центральным узлом синергического процессора является локальная память 256 КБ SRAM. Локальная память поддерживает как 128-байтовый прямой доступ к основной памяти для чтения/записи данных и выборки команд, так и 16-байтовый интерфейс для операций загрузки/сохранения. Блок выдачи команд с упреждением выбирает и буферизует команды и выдает их от одной до двух за такт. Файл регистров с шестью портами чтения и двумя портами записи обеспечивает оба конвейера 128-разрядными операндами и сохранит результаты. Латентность выполнения команд — два такта для простых команд с фиксированной запятой и шесть тактов для команд загрузки и команд одинарной точности с плавающей запятой. Сеть передачи операндов может задержать выполнение команды на срок до шести дополнительных тактов; все блоки операций заносят свои результаты в файл регистров на одной и той же стадии. Штраф за ошибочно предсказанные переходы составляет 18 тактов.